發布日期：2022-07-14 點擊率：72
11月12日,英特爾出貨采用高k金屬柵極技術的首款45納米微處理器。不論是為了突出這件事的重要意義,還是為了強調其著名定律仍然有效,摩爾已成為英特爾45納米技術營銷活動的主角。摩爾稱這項創新是“20世紀60年代多晶硅柵極MOS晶體管出現以來,晶體管技術的最大變化”。甚至《時代》雜志認為,英特爾Penryn微處理器是2007年最佳發明之一。
但在這些高調宣傳背后還是有一些實質內容的。硅半導體產業對多晶硅愛不釋手,難以割舍；實際上,許多制造商在到達32納米節點以前不會放棄多晶硅。英特爾向來比同業更快地推出新技術,它的45納米處理器也不例外。英特爾的這種晶體管工程,是一個巨大進步。這主要是通過采用高k金屬柵極——HkMG實現的。
摩爾定律隨著MOS晶體管尺寸、功率和性能不斷縮小而得到證明。自從到達90納米節點以來,晶體管的物理尺寸一直保持不變。一旦柵極介質縮小到1.2納米(大約相當于四個原子層),就難以進一步縮小了。
硅CMOS發展成我們目前占據的ULSI世界,主要是因為這種天生的氧化物在所有的硅表面上都能快速生長。以非常低的缺陷密度在通道表面上生長SiO2的能力,產生了NMOS和CMOS,取代了硅雙極技術,用于生產集成電路。從130納米節點開始,把氮加入SiO2使電氣性能有了一些提高。
90納米需要有新材料來代替柵極介質,這樣才能維持摩爾定律的有效性。但是,通道應變工程得到廣泛采用,把柵極介質替換推遲了幾代。應變硅提高了晶體管的性能和功耗,在沒有引入革命性材料的情況下維持了制程的發展速度。
模片標記(die marking):Intel Penryn
但氧氮化物,即SiON柵極介質的厚度已經不能再薄了。由于SiON只能使介電常數(k)改善50%左右,所以材料必須有根本性變化。進一步降低SiON的厚度,將導致柵極漏電流過高,并降低器件的可靠性。45納米器件目標需要1納米厚的SiON層,實際上只有三個原子層那樣厚。不僅漏電流是個大問題,而且也沒有為厚度變化留出余地。
利用高k材料的好處是,可以把它的物理厚度做得很小,以限制柵極漏電流,同時從電氣角度也可以把厚度做到很薄,以對FET通道有足夠的控制,維持或提高性能。
英特爾向來在縮小尺寸方面不遺余力,尤其是在柵極介質方面。65納米節點上的物理厚度值比AMD的四核微處理器薄13%。在65納米節點上,英特爾與AMD技術之間的根本差異是開始晶圓(starting wafer)。AMD轉向絕緣體硅(SOI),英特爾則堅持使用塊狀硅(bulk silicon)。乍看起來這可能顯得不合邏輯,因為SOI器件的柵極漏電流問題較小,而且可以利用更薄的柵極電介質來滿足規格。AMD的做法是在給定的晶體管性能水平上,更加嚴格地限制功耗。
NOMS晶體管:電子掃描電鏡截面分析
英特爾聲稱,進一步降低SiON的厚度是可行的,但考慮到缺乏到32納米的可縮放性,可能還不具備生產條件或者值得這么做。為了說明這點,在11月初舉行的IBM通用平臺技術論壇會議上是這樣表述的:“原子不能縮放。”
在宣布45納米制程和高k之前,英特爾科技與制造部門的高級研究人員Mark Bohr經常指出,源極與漏極之間的通道泄漏比柵極至通道的泄漏大得多。英特爾認為,不值得在SOI上面下功夫,而且它增加了成本。在大家全力提高MPU時鐘頻率的時代的早期,晶體管權威Tahir Ghani就指出,100 A/cm2左右的柵極漏電流密度是可以接受的。當時的普遍目標只有1 A/cm2。因此,英特爾迫使業內的其它廠商放松了對可以達到的柵極泄漏的期望。
但那是在過去。現在,集成電路已發展到了新的時期。陌生的新材料首次出現在英特爾的45納米晶體管的柵極堆疊結構之中。利用在柵極堆疊技術方面取得的巨大進步,英特爾現在的目標是把漏電流改善10倍,甚至更多。
PMOS晶體管:電子掃描電鏡截面分析
高k電介質對于半導體產業來說并不是全新的東西。摩爾定律已經推動DRAM單元尺寸縮小到了相當的水平,以至于存儲電容器需要采用專門的電介質。
各種材料在DRAM中得到了廣泛采用。Al2O5和ZrO2被許多廠商用于生產大批量DRAM。但英特爾是采用任何高k材料的第一家邏輯IC制造商,而且是業內第一家利用高k柵極電介質生產FET的廠商。
技術路線圖
2005年國際半導體技術路線圖指向2008年可用的技術,但更重要的是,它指出柵極漏電流達到900 A/cm2左右時,必須采用高k電介質。
在45納米上,對于HkMG來說有兩個似乎可行的選擇。你可以從一個mid gap金屬開始,并分別為NFET和PFET優化柵極電介材料。這是一種雙重高k方法。另一種選擇是采用一種單一柵極電介材料,同時為N型和P型器件調整柵極材料選擇。這就是所謂的雙重柵極工藝。后一種選擇被英特爾選中,而且可能是分析師押注時間最長的一種選擇。
英特爾45納米技術的主要特點是利用HfO2作為高k電介材料,把TiN用于NFET取代柵極,把TiN barrier與一種功函數金屬組成的合金用于PFET取代柵極。
英特爾發表了一篇文章,其中有據信是它的最終材料選擇,但采用了保守的設計規范制造。英特爾高級研究人員Robert Chau及其共同作者(他們在英特爾的HkMG研究方面都有許多成果)聲稱,在的漏極電壓下,NFET的ION = mA/微米,IOFF = 37 nA/微米。據稱PFET的數據是ION = mA/微米,IOFF = 45 nA/微米。這些數值是利用80納米柵長度晶體管得到的。我們的英特爾晶體管特征值現已齊備,可以與文獻中的數據加以對比。
采用高k柵極電介質未能降低英特爾65納米SiON的等效氧化物厚度(EOT),似乎有些奇怪。實際上,我們的測量與估計顯示,厚度還略有上升。但此處真正的故事是金屬柵極技術,因此我們同意摩爾的說法,即這可能是多晶硅柵極推出以來晶體管技術的最大變化。正如其他人所指出的那樣,它使MOS器件全面地較早采用了金屬柵極。
許多技術世代以來,EOT縮放問題的最重要部分是多晶硅柵極的空乏層電容。大自然不會允許多晶硅提高金屬性,以克服這個問題。SiON的物理縮放也已達到極限。英特爾只能轉向金屬柵極,而且有理由同時利用新型電介質來代替氧氮化物。展望未來,英特爾將繼續改善電介質工藝參數,以開始提高新型高k堆疊的性能。
45納米節點NFET突破2-mA/微米障礙似乎是可行的。但是,我們預計,第一代英特爾45納米制程,性能不會比80納米測試結構有太大的提高。但是,是英特爾第一個開始采用45納米制程的嗎？也許松下電器的最新制程更應該早點提及,但我認為,它已習慣或者將會習慣處于英特爾45納米陰影之中。就尺寸和晶體管密度而言,松下的UniPhier IC實現了真正的45納米技術,而且先于英特爾投入了市場。采用這種工藝的松下Blu-Ray播放器在11月初就上市了。通過采用沉浸光刻工藝,松下實現了我們迄今看到的最小的金屬圖案,M4 half-pitch為67納米。但是,這種柵極堆疊技術比較傳統,而且比英特爾的落后很多。36納米多晶硅柵極的設計目標不是為了實現最佳性能,而是為了把兩種并列的解碼器塞進一個單一硅片之中。
也許令人驚訝,松下實現的金屬間距比英特爾更緊。雖然英特爾可能因為把干式光刻推進到了45納米而感到自豪,但它無法與松下工廠所達到的尺寸相比,松下工廠目前采用的沉浸設備。例如,UniPhier器件最小間距是138納米,直到M4層金屬。而英特爾Penryn的M2層間距為158納米。
未來節點
英特爾已為45納米選擇了一種解決方案,只需連續地改善工藝,而不必對材料進行重大改變,就能縮微到32納米。超過了32納米,將是新的游戲。sacrificial poly的線寬為22納米,將導致溝道過窄,無法沉積金屬柵極材料。我們可以預期,英特爾將采納一種垂直通道晶體管技術,它被稱為三柵極(tri-gate),將包含許多在45納米平臺上推出的材料技術。
雖然英特爾可能已被打到了45納米,但它的高k金屬柵極堆疊技術是一個重大技術成就,將允許晶體管縮微進程在停滯了多年以后重新啟動。
