發布日期：2022-07-14 點擊率：44
消費者已經開始將手機作為便攜式娛樂終端,集成越來越多的功能與減小手機尺寸、增長電池壽命形成矛盾。解決這個問題的最好辦法是從射頻部分入手,本文介紹的數字射頻技術能有效地降低射頻部分的功耗和尺寸。
手機設計工程師希望在不影響電路板面積、耗電量和成本的前提下增加更多消費者想要的功能,最有可能實現此目標的方法是從手機射頻電路著手。射頻電路大都是模擬器件,不但可能占用高達五成的電路板面積,耗電量也頗為可觀。事實上,由于射頻器件所需的電路板空間實在太大,當設計工程師為了整合藍牙、電視、輔助全球定位系統(A-GPS)、無線網絡或其它功能而必須在手機中增加無線電電路時,總會發現除了加大產品體積外幾乎別無選擇。另外,增加射頻器件必然會增加耗電量和成本。
圖1:黃線部分代表的射頻收發相關功能約占
手機電路板器件總數的三分之一。
要解決這個兩難的困境,關鍵在于不增加器件就能擴大手機功能的技術,而且要盡量提高核心器件的工作效率,讓手機增加很少的電路板面積、耗電量和成本就能執行更多的無線電操作。
數字射頻技術
德州儀器(TI)的數字射頻(DRP)技術正朝此目標邁進,它所能節省的電路板面積、耗電量和成本對手機設計工程師具有極大的意義。DRP技術的目標在于讓模數轉換和數模轉換功能盡量靠近天線,同時以數字方式執行初始濾波以外的所有處理工作。這種做法既可提高性能,又能減少約一半的電路板空間、硅芯片面積和功耗。
許多設計工程師選擇系統級芯片(SoC、SETI攜手深紫外線LED" target=_blank>SoC)和系統級封裝(SIP)來開發手機。SIP可將半導體器件層疊封裝在一起以節省電路板面積,現已成為多數射頻前端電路的最佳選擇。功率放大器、聲表面波濾波器、射頻開關和相關無源器件則最適合采用系統級封裝模塊。另一方面,透過深亞微米CMOS工藝技術把射頻收發器以及系統基頻處理功能集成為SoC也會帶來許多好處,包括可以減少耗電量、成本、電路板面積和測試成本,同時提高性能、手機制造良率以及加速測量、。
深亞微米邏輯工藝提供極高的邏輯電路密度和頻率,設計工程師希望能利用SoC發揮這種工藝技術的優點。雖然這表示工程師可能要為深亞微米CMOS工藝發展新型無線電架構,但它確實為設計工程師帶來許多重大好處。其中最重要的就是隨著CMOS晶圓工藝技術進步而導致開關速度不斷加快,這些器件也能提高它們的采樣速率。輸入信號的超采樣可以減少混疊噪聲(aliasing)問題并放寬輸入電路的設計要求,設計工程師可以采用更復雜的濾波技術,并且在更靠近天線的位置執行模數轉換。除此之外,SoC的集成也能提高系統生產良率,這是因為有更多功能改由邏輯電路實現,它們不像模擬射頻電路會受到參數良率損失的影響。利用尺寸更小的先進工藝技術設計無線電功能還可減少電路板尺寸和硅片面積。
數字無線電技術只需少數無源器件,所以只要將收發器和數字基帶處理功能集成在一起就可大幅減少電路板面積。高集成度SoC的成本有時雖略高于分立器件,但器件數通常也較少,使得產品的設計、測試和調試成本都能大幅下降。設計復雜性的降低還能加快新產品上市時間,這是高集成度器件的另一項附帶的好處。
減少系統器件會降低功率需求,但大幅降低耗電的關鍵仍在于數字邏輯的耗電量非常小,CMOS工藝的功耗也遠低于其它工藝,如特殊模擬器件常用的SiGe BiCMOS技術。事實上,90納米CMOS技術早就用于實際生產,65納米已有樣品供應,45納米工藝的發展也有一段時間。相比之下,SiGe BiCMOS還無法將電路結構尺寸縮小到如此程度,目前多數SiGe射頻器件仍在使用180納米技術。
數字射頻技術的發展
數字CMOS技術是在最近幾年才將時鐘速度提高和耗電量降低至一定程度,使得射頻信號的數字處理得以實現。利用數字技術處理射頻信號時,時鐘速度必須等于無線電頻率,例如藍牙應用的頻率就高達。由于個人計算機和DSP的速率早已超過此水平,設計工程師現在已能將數字處理用于無線射頻器,利用到數字處理技術的優勢。
圖2:無線電功能整合的可能選項。
隨著工藝技術日益精密,數字工藝很容易就制造出更小的電路結構。然而無線電單元如前所述總是會有些模擬電路,要將它們完全消除就必須采用全新的無線電架構,系統設計也需要適度修改。盡管如此,這些無線電通常仍很容易升級到更先進工藝,因為它們的電路多半已是數字電路。
為了達到模擬和射頻電路的某些嚴苛要求,DRP設計會將模擬電路的部份功能轉移到數字電路,這讓SoC也能采用90納米或65納米的CMOS工藝,廠商還能利用標準CMOS流程制造電阻和電容等模擬與射頻整合所需的大部份器件,進而降低成本并提高功能集成度。
在我們的先進技術中,是以銅作為連接導線,銅的良好導電性最適合將電感和電容等無源器件集成在一起。采用多層導線的新型3D電容設計可在更小面積上制造出更大電容,頂部厚金屬層不但將數字電源總線的IR壓降減至最小,還能提高集成電容的Q值。
有了速度超快的CMOS射頻器件,設計工程師不再需要某些要求嚴格的模擬濾波器。多數濾波器功能現在可由數字電路提供,使得功耗和芯片面積變得更小。CMOS射頻器件只需很少的功率來開啟和關閉阻抗固定的線性開關,這對于開關電容(switched capacitor)電路、混頻器、開關電源、穩壓器無源組件和D類放大器的設計都有極大幫助。
采樣數據技術是避免使用高性能無源器件的方法之一。由于采樣動作必然會導致頻率變換,信號下變頻將變得更容易。只要采樣電容完成輸入信號波形獲取,我們就能輕易將多個電荷樣本值結合在一起。在相同電容上對一個波形的多個采樣可以實現簡單的移動平均濾波器。采用這種方式,設計工程師還能很容易地開發出其它更復雜的FIR和IIR濾波器,還能藉由各種方法處理模數轉換功能,同時利用數字信號處理技術進一步處理信號。
隨著CMOS工藝的開關速度加快,器件也能以更高速率采樣。輸入信號超采樣可以減少噪聲混疊問題和放寬輸入電路的設計要求,設計工程師可采用更復雜的濾波技術,在更靠近天線的地方進行模數轉換,同時把更多的信號處理操作交給數字電路,以便充分利用邏輯工藝不斷縮小所帶來的各種好處。
由于65納米對于設計規則的要求更嚴苛,因此面臨工藝技術很多挑戰,例如更狹窄的源極和漏極區所產生的更大寄生阻抗、更短的柵極寬度以及過孔更小的接觸面,這些都可能導致器件性能下降。為了解決這些問題,廠商開發出許多新型硅化物材料,它們可以減少接觸面電阻、源極/漏極寄生阻抗、柵極阻抗,避免性能的下降。
DRP的未來
要為A-GPS、數字電視、藍牙、無線網絡、UMTS或其它無線傳輸接口開發數字射頻解決方案并不容易,因為它們的需求不同,例如無線網絡需要更大頻寬,EDGE必須使用8-PSK調制機制、寬帶CDMA對于5MHz頻帶的線性特性也有許多要求。而先進的DRP技術提供了一套滿足這些挑戰的方法。
更小的工藝尺寸有助于廠商為各種系統及標準開發出數字射頻解決方案和單芯片解決方案,例如將DRP升級至65納米工藝的計劃已經在進行中。升級到更先進的工藝會帶來很多不同的挑戰,解決此問題的關鍵是在研發初期就將工藝技術的開發和芯片設計方法緊密結合在一起。
圖3:數字收發器架構。
模擬射頻不久的將來將從無線電行業消失,OEM廠商將開始生產更先進的手機,并透過手機所包含的多種無線電功能提供各式各樣的應用。隨著半導體廠商升級到更小的工藝尺寸,CMOS技術將成為射頻領域的主流技術。SiGe BiCMOS仍將用于雷達或某些微波系統等設備,移動通訊基站也可能繼續采用這種工藝技術。
我們預期射頻電路將成為CMOS工藝技術的重要推動力,不斷縮小的工藝技術會使得射頻噪聲處理、隔離和無源器件性能日益重要。邏輯電路的密度和速度也會是CMOS工藝發展的重要動力。
許多手機必須內建多種無線電路才能提供消費者所期盼的功能,DRP顯然是它們未來應走的道路。軟件無線電對于高效率使用無線電器件和減少器件數目固然重要,但電路板面積才是促使廠商整合射頻功能的主要因素。此外,耗電量和成本考慮也會讓模擬射頻工藝更快地淡出舞臺。
不同設計工程師可能選擇不同的集成方式,例如短期內先將收發器與模擬或數字器件集成在一起,但就長期而言,無線信號的所有處理操作最終仍將以數字方式進行。接收信號會先通過天線、開關和濾波器,然后由采樣電路對低噪聲放大器的輸出信號進行采樣,此部份或許還會用到某些混頻信號處理,但之后所有功能就全是數字技術的天下。
作者:Bill Krenik
Peter Rickert
德州儀器公司
