發布日期：2022-07-14 點擊率：55
IC芯核隨工藝尺寸的不斷縮小正迅速縮減,唯一的例外就是芯片的I/O, CMOS工藝技術以后I/O尺寸基本上維持不變。當前新的緊密型靜電釋放(ESD)設計技術能縮減I/O尺寸,進一步減小IC芯核的大小。
在半導體的生產中,主要的成本來自于晶圓面積的占用。如果能在一個晶圓上實現更多的器件將顯著降低成本,這也是促進IC芯片特征尺寸不斷縮小的主要動力。過去的十年時間里,IC芯核尺寸很大程度上得到了減小,在更小的硅片面積上可以實現更多的功能。但是,在IC設計中I/O面積并沒有顯著的變化。
由于輸入-輸出晶體管實現IC芯核內部的小信號(微安級)與周圍電路子系統(信號大小為毫安級)之間的通訊,通常這些晶體管的尺寸都非常大,同芯核中1微米大小的晶體管相比較,這些I/O晶體管尺寸可能大到幾百微米,因此為了減小芯核面積,設計工程師必須解決I/O晶體管的尺寸問題。
另外,靜電放電電流通常達到幾安培,為了保證IC的性能,在芯片設計中必須引入強制性ESD保護措施,這在一定程度上加大了I/O的設計尺寸。
為大電流靜電放電提供合適的鎮流(ballast)通路才能實現ESD的設計保護。傳統的做法是用敏感器件(絕大多數情況下是NMOS晶體管)里的活性硅間隔來實現鎮流電阻,這種解決方法增加了很高的成本:鎮流電阻占用較大的硅片面積,而硅片面積的增加增大了IC設計的成本。
當前,新的ESD設計技術解決了這個問題:鎮流電阻可以通過高效的面積使用方法來實現。新的設計方法能確保實現較小的I/O,更小的IC芯片尺寸,因而每一個晶圓上可以有更多的IC,從而降低產品的生產成本。
新的設計方法采用分割器件設計的后端鎮流(BEB)、整合的鎮流電路(MBC)版圖設計以及多觸點電路設計(MFT)組成。與傳統的工藝技術相比較,典型的微米工藝技術中BEB、MBC以及MFT的結合可以實現以下的效果:ESD性能提升超過60%；電壓箝位效率提升超過30%；接通電阻改善50%；面積使用效率改善2到3倍。
這種硅片設計解決方案可以實現100%的CMOS兼容,而工藝不需任何改變,也不需要制作任何特殊或者額外的掩模。事實上,改變三個20年來傳統的思維模式可以很容易理解這種設計解決方案。
第一,實現片上ESD魯棒性并不需要活性區域鎮流(active area ballast)或者硅化物模塊。
為增強ESD魯棒性的鎮流并不需要較大的硅化物模塊或者活性區域來實現。可以使用工藝技術中后端的要素,比如與硅片之間的觸點,與多晶硅之間的觸點,以及硅化的多晶硅來形成鎮流網絡。這種實現方法的關鍵是引入了鎮流電阻的“分割”:使用多個并行的大電阻來形成一個全局的具有低串聯阻抗的ESD魯棒性器件,如圖1和圖2所示。
這種技術不僅提供很高的ESD性能,而且也不需要硅化物模塊。
模擬電路設計工程師經常使用硅化物模塊來實現精密電阻。這樣的好處在于極大地降低了漏區到阱區之間的寄生電容:比較一個最小尺寸的漏區擴散和一個3微米到4微米有源鎮流的漏區擴散,這種方式可以工作于任何寬度尺寸的I/O晶體管。
第二,鎮流區域可以共享,較大的驅動器可以用相對較小的硅面積來實現。
當不用活性區鎮流就會存在介質隔離電阻。硅片實現已經證明并不一定需要某一個最小尺寸空間電阻來提供必需的ESD性能。將這一最小尺寸增加一倍,就可以將相鄰晶體管觸點的鎮流區域融合,確保驅動器以及ESD晶體管綜合的版圖非常緊湊,如圖2所示。
第三,設計工程師不用考慮多觸點晶體管的ESD性能。最初的設計引入了較大的宏鎮流電阻(macro-ballasting resistor),當單觸點傳導相對較小的ESD電流時,這些宏鎮流電阻的作用是快速地增加電壓。最近,越來越多的設計都使用動態時序電路為實現所有觸點的同時觸發提供觸發偏置。
這種設計方案的創新性是由于避免了ESD事件發生時多觸點晶體管的同時開啟問題。ESD發生時,至少一個晶體管觸點會被觸發來實現ESD電流的傳導。這只是一種假設,可以使用多觸點晶體管的非均勻傳導狀態來理解ESD事件的全過程。可以獲得一個偏置信號來打開所有的觸點,而并不需要任何動態觸發器電路就可以實現,并且可以只用最小的宏鎮流電阻來實現。目前,在深亞微米CMOS工藝中,I/O單元的實現可以從235微米減小到160微米和138微米。
這種新的設計方法在ESD防護性能和效率上都很大程度提高,并且在實現防靜電保護避免IC損壞,進一步提高晶圓使用的效率方面發揮了積極作用。
作者:Koen G. Verhaege
執行總裁
Sarnoff 歐洲公司
