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亞100納米時代的芯片設(shè)計(jì)和驗(yàn)證要求在思想上有一個根本性的轉(zhuǎn)變
作者:Richard Goering
亞100納米工藝技術(shù)的應(yīng)用潛力正變得越來越光彩奪目,因?yàn)檫@種技術(shù)可在單個芯片上集成數(shù)億個晶體管。但是這些芯片可能永遠(yuǎn)不會出現(xiàn),如果我們不具備能在一個合理的時間內(nèi)設(shè)計(jì)和驗(yàn)證它們的技術(shù)。
至少現(xiàn)在我們還沒有獲得這種技術(shù)。我們需要的不僅僅是新的IC設(shè)計(jì)工具,而且需要一種完全不同的思維方式,它能在芯片設(shè)計(jì)和驗(yàn)證方面帶來深刻的變革。
2001年國際半導(dǎo)體技術(shù)藍(lán)圖(ITRS)為IC器件的發(fā)展起草了一份雄心勃勃的發(fā)展規(guī)劃,但是也提出警告:設(shè)計(jì)成本是對半導(dǎo)體技術(shù)可持續(xù)發(fā)展的最大威脅。ITRS同樣也指出,“設(shè)計(jì)和生產(chǎn)力之間存在鴻溝”,即晶體管數(shù)目的增長顯著快于設(shè)計(jì)能力的增長。
根據(jù)Gartner Dataquest首席EDA分析員Gary Smith的分析,這一鴻溝在2002年秋季給業(yè)界帶來了巨大傷害,因?yàn)樵S多“大用戶”發(fā)現(xiàn)他們甚至無法使用90納米技術(shù)所允許的1億個門中一半數(shù)量的門。Smith稱,這一結(jié)果讓人感到“驚慌失措”。
除了驚人的復(fù)雜性之外,亞100納米IC還給物理設(shè)計(jì)和生產(chǎn)帶來了挑戰(zhàn)。根據(jù)許多觀察家的分析,設(shè)計(jì)這種芯片時需要進(jìn)行若干個模式變化,其中之一是從寄存器傳輸級(RTL)到電子系統(tǒng)級(ESL)設(shè)計(jì)的轉(zhuǎn)變。
工程師們還需要其它模式的變化,以便能驗(yàn)證1億門電路IC、為ASIC供應(yīng)商“提交”硅虛擬原型、設(shè)計(jì)亞100納米的生產(chǎn)和測試流程,以及從孤立點(diǎn)工具到正合型設(shè)計(jì)工具轉(zhuǎn)變。
就我們目前所知,即使有了新的ASIC設(shè)計(jì)方法和能力,ASIC設(shè)計(jì)仍然需要大規(guī)模的變革。有些電子OEM將尋找捷徑或者替換方案,比如使用可編程或者可重配的邏輯電路、使用基于平臺的預(yù)定義架構(gòu)IC或者是簡單地在嵌入式軟件中加入更多的功能。
Dataquest的Smith相信,大多數(shù)繼續(xù)做ASIC的設(shè)計(jì)師會把65納米的RTL級設(shè)計(jì)交給ASIC供應(yīng)商,而今天他們通常先綜合成一個門級網(wǎng)表,然后再提交給ASIC供應(yīng)商。這是因?yàn)榭芍圃煨栽O(shè)計(jì)問題對大多數(shù)人而言都是一個非常嚴(yán)峻的挑戰(zhàn),除了那些ASIC供應(yīng)商和經(jīng)驗(yàn)最豐富的大用戶。
從RTL到ESL的轉(zhuǎn)變
在20世紀(jì)80年代后期,從門電路設(shè)計(jì)向RTL設(shè)計(jì)的轉(zhuǎn)變成為半導(dǎo)體工業(yè)的一個轉(zhuǎn)折點(diǎn)。從那之后,EDA供應(yīng)商開始將芯片設(shè)計(jì)師引領(lǐng)到下一個更高的抽象層次,也就是現(xiàn)在說的ESL。在這一級,設(shè)計(jì)開始沒有架構(gòu)的概念,經(jīng)過硬件/軟件劃分,并最終優(yōu)化至RTL。
ESL并不是非常成功,但是許多分析人士認(rèn)為ESL的時代已經(jīng)到來了。“由于復(fù)雜性的問題,現(xiàn)在所有的大客戶都要求使用ESL工具。”Smith稱。ESL所能設(shè)計(jì)的是大的、可復(fù)用的IP模塊,他補(bǔ)充道。
“在100納米或者更低節(jié)點(diǎn),RTL設(shè)計(jì)流程將不適用,這就迫使大家使用一種在更高抽象層次上基于設(shè)計(jì)入口的方法--新的ESL設(shè)計(jì)模式。”Forte Design Systems的主席兼CEO Jacob Jacobsson稱。
Dataquest描述道,在ESL流中,設(shè)計(jì)師使用行為設(shè)計(jì)入口、模擬、ESL協(xié)同驗(yàn)證和“接口綜合”以幫助進(jìn)行硬件/軟件劃分。接下來是架構(gòu)設(shè)計(jì),它包括行為合成、低級協(xié)同驗(yàn)證,以及功耗和測試規(guī)劃。最后的結(jié)果就是一個RTL設(shè)計(jì)。
許多人認(rèn)為驗(yàn)證是ESL的驅(qū)動力。許多芯片設(shè)計(jì)師踏出RTL的第一步就是使用新興的SystemVerilog語言,這種語言具有某些C語言的結(jié)構(gòu),某些芯片設(shè)計(jì)師還走的更遠(yuǎn),他們使用了具有很快模擬速度的SystemC語言。
“驗(yàn)證任務(wù)涉及硬件和軟件。我們不僅要驗(yàn)證軟件和硬件是否能共同工作,還要在硬件和軟件之間來回移動某些要素,就像在玩一個關(guān)于結(jié)構(gòu)的假設(shè)分析游戲,”Mentor Graphics的CEO Wally Rhines指出,“這比業(yè)界已經(jīng)做的要更高一級,并且它大大地改變了原來的設(shè)計(jì)模式。”
ESL并不是非常成功的技術(shù),但是“大用戶要求使用ESL工具”
由于驗(yàn)證已經(jīng)占據(jù)了70%的IC設(shè)計(jì)周期,因此它是許多EDA供應(yīng)商的重點(diǎn)關(guān)注領(lǐng)域。他們已經(jīng)推出了眾多系列的新工具和技術(shù),包括形式等效檢查、屬性檢查、基于聲明的驗(yàn)證、基于仿真的形式驗(yàn)證技術(shù)、以及故障覆蓋率分析和調(diào)試工具。不過,亞100納米IC的驗(yàn)證不僅僅需要新的工具,還需要新的思維方式。
一個新的概念就是“可驗(yàn)證設(shè)計(jì)”,它要求設(shè)計(jì)工程師同時規(guī)劃驗(yàn)證、綜合和版圖。這是一個非常關(guān)鍵的概念,Synopsys的CEO Aart de Geus強(qiáng)調(diào),因?yàn)樾酒呀?jīng)變得如此復(fù)雜,不可能是由工程師完成設(shè)計(jì),然后簡單地交給驗(yàn)證小組進(jìn)行驗(yàn)證就可以了事。
從動態(tài)到靜態(tài)
“可驗(yàn)證設(shè)計(jì)”的一個方面,De Geus說,就是從動態(tài)技術(shù),比如仿真,向具有更大處理能力的靜態(tài)、形式方法轉(zhuǎn)移。另一個方面是通過直接覆蓋度算法(directed coverage algorithms)來進(jìn)行自動隨機(jī)測試。De Geus認(rèn)為,SystemVerilog語言對于驗(yàn)證設(shè)計(jì)非常關(guān)鍵,因?yàn)橐环矫嫠Ａ袅爽F(xiàn)有Verilog語言上的精髓,另一方面,它為捕捉意圖(capturing intent)以及規(guī)定屬性和聲明添加了新的構(gòu)造。
新興公司Jasper Design Automation的首席方法學(xué)家Harry Foster呼吁采用“基于屬性的設(shè)計(jì)”,在這種設(shè)計(jì)方法中,設(shè)計(jì)師將使用形式屬性來確定設(shè)計(jì)意圖。他認(rèn)為許多工具--綜合、測試基準(zhǔn)生成、仿真以及形式驗(yàn)證--將忽略這些屬性。
亞100納米芯片設(shè)計(jì)的關(guān)鍵是出現(xiàn)新的“硅編譯器”
除了驗(yàn)證設(shè)計(jì)之外,還有一項(xiàng)挑戰(zhàn)就是RTL功能驗(yàn)證的自動化。Smith稱,這將隨著“智能測試平臺”(intelligent test bench)的出現(xiàn)而出現(xiàn),它將把設(shè)計(jì)劃分成模塊驗(yàn)證、分配工具,并在適當(dāng)?shù)哪K上運(yùn)行合適的工具。事實(shí)上,EDA供應(yīng)商已經(jīng)開始提供同時包括有動態(tài)和靜態(tài)工具的統(tǒng)一驗(yàn)證環(huán)境,它可以應(yīng)用于多重設(shè)計(jì)領(lǐng)域和抽象層次。
在RTL設(shè)計(jì)和驗(yàn)證完成之后,按照以前的慣例是進(jìn)行邏輯或物理合成、生成一個門級網(wǎng)表或者一個布局。但是對于亞100納米IC而言,下一步可能是生成一個硅虛擬原型。這是設(shè)計(jì)的一個RTL表達(dá),它不僅提供了低層規(guī)劃,而且還根據(jù)給定的工藝估計(jì)出了功耗、時序和面積。
硅虛擬原型
“硅虛擬原型可在芯片真正生產(chǎn)完成之前提供精確預(yù)測最終產(chǎn)品特性的規(guī)劃能力。”Monterey Design Systems的市場副總經(jīng)理Dave Reed稱。
Dataquest的Smith認(rèn)為,在65納米上,ASIC設(shè)計(jì)師將劃分為兩個陣營。主流用戶將建造硅虛擬原型并把RTL設(shè)計(jì)的工作交給ASIC供應(yīng)商來實(shí)現(xiàn)。“設(shè)計(jì)師們已經(jīng)預(yù)見到了65nm設(shè)計(jì)時代將會遇到的問題,因此不希望中間有任何的障礙。”Smith說。根據(jù)Smith的說法,只有大用戶將繼續(xù)進(jìn)行綜合、布局和布線。
Cadence執(zhí)行部門總經(jīng)理Lavi Lev認(rèn)為,硅虛擬原型應(yīng)該分為兩部分。其一是物理原型,這是現(xiàn)在已經(jīng)有的。另一個是快速綜合,它需要和物理原型結(jié)合來獲得精確的時序、面積和功耗估計(jì)。用它也可能獲得納米效應(yīng)預(yù)覽圖,比如壓降等等。他解釋說。
“我認(rèn)為原型應(yīng)該是硅編譯器方案的一部分。”Magma Design Automation的CEO Rajeev Madhavan稱。硅編譯的概念是上世紀(jì)80年代中期引入的,但是從沒有被真正采用。Madhavan相信亞100納米芯片設(shè)計(jì)的關(guān)鍵是新的“硅編譯器”的出現(xiàn),它將可以獲取RTL描述并自動地生成用于制造光掩模的GDSII文件。
可制造性問題
那些涉及整個IC實(shí)現(xiàn)周期的“大用戶”將面臨一大堆有關(guān)亞100納米設(shè)計(jì)的問題,包括硅晶片效應(yīng)問題,如壓降、串?dāng)_噪聲、漏電流以及電感。功率管理是更需要嚴(yán)重關(guān)注的問題。但是,對于許多設(shè)計(jì)團(tuán)隊(duì)而言,最麻煩的問題還是可制造性。
設(shè)計(jì)師們已經(jīng)開始使用解析度增強(qiáng)技術(shù)(RET),比如光學(xué)鄰近校正(OPC)技術(shù)來挑選光掩模層,以確保光刻設(shè)備在130納米和更低尺寸的芯片上刻印出正確的特性,在這種情況下,特性尺寸已經(jīng)低于用來創(chuàng)建特性的光波波長。在100納米以下,需要在更多的層上使用RET,Mentor的Rhines解釋說。
在90和65納米時,又會出現(xiàn)其它一些問題。隨著特性尺寸的縮小,工藝過程的變數(shù)增大,這將成為影響成品率的一個因素。統(tǒng)計(jì)時序分析將在預(yù)計(jì)時序的同時預(yù)測成品率的分布狀態(tài),并迫使設(shè)計(jì)師去了解工藝效應(yīng)。
銅互連和化學(xué)金屬拋光(CMP)也會帶來一大堆問題,Cadence的業(yè)務(wù)開發(fā)部副總經(jīng)理Charlie Huang指出,銅線有不同的高度,因此可能會呈現(xiàn)料想不到的阻抗和電容。
按照Dataquest的Smith說法,這些生產(chǎn)問題導(dǎo)致的一個結(jié)果就是現(xiàn)在使用的“可測試設(shè)計(jì)”方法土崩瓦解。另一個結(jié)果是,傳統(tǒng)的“貼住(stuck at)”缺陷的模式不再滿足要求。設(shè)計(jì)師們必須考慮由電阻通道和金屬橋缺陷所引起轉(zhuǎn)換故障。對于速度,則需要延遲故障測試。Rhines表示,所有這些意味著更多的測試矢量。
集成流程
對于亞100納米設(shè)計(jì)至關(guān)緊要的一個模式變化是從點(diǎn)工具到綜合設(shè)計(jì)系統(tǒng)的轉(zhuǎn)變。2001 ITRS報(bào)告中稱需要進(jìn)行從傳統(tǒng)的“自頂而下”式設(shè)計(jì)向綜合系統(tǒng)的轉(zhuǎn)變。傳統(tǒng)的自頂而下”式設(shè)計(jì)流由不連續(xù)的階段組成,而在綜合系統(tǒng)中的邏輯和物理工具可以共同運(yùn)行。該報(bào)告稱,我們所需要的是,一個具有標(biāo)準(zhǔn)工業(yè)數(shù)據(jù)接口的模塊化開放式體系結(jié)構(gòu)。
這也正是得到用戶支持的OpenAccess聯(lián)盟試圖實(shí)現(xiàn)的。依靠行業(yè)標(biāo)準(zhǔn)的API和數(shù)據(jù)模型,基于Cadence開發(fā)的OpenAccess數(shù)據(jù)庫,設(shè)計(jì)工具可以在共享內(nèi)存中交換數(shù)據(jù)。這樣將可通過信號完整性分析使工作流程聯(lián)系更緊密,甚至可以使用來自不同供應(yīng)商的工具。
但是目前還不清楚其它EDA供應(yīng)商是否將接受它。例如Synopsys已經(jīng)開放了它自己的Milkyway數(shù)據(jù)庫。Magma和Monterey都基于他們自己的數(shù)據(jù)庫實(shí)現(xiàn)了集成的RTL到GDSII設(shè)計(jì)流程。
OpenAccess所包含的最具積極的想法是,它可以擴(kuò)展到生產(chǎn)領(lǐng)域。到目前為止,掩模工廠還沒有關(guān)于設(shè)計(jì)意圖的信息；他們僅僅接收幾何數(shù)據(jù)。某些分析家稱,提供更多的智能數(shù)據(jù)可以節(jié)省數(shù)十億美元的掩模費(fèi)用。很可能會出現(xiàn)一個用于設(shè)計(jì)和生產(chǎn)兩者公用數(shù)據(jù)基礎(chǔ)架構(gòu),它將是所有的亞100納米模式中變化最大的一個。
統(tǒng)計(jì)工具平衡成品率和性能
學(xué)院的實(shí)驗(yàn)室里仍然在大量地使用統(tǒng)計(jì)時序分析技術(shù),這項(xiàng)技術(shù)承諾將為半導(dǎo)體公司的特定設(shè)計(jì)項(xiàng)目帶來時序、成品率、成本或者這三者結(jié)合的最佳組合設(shè)計(jì)。
統(tǒng)計(jì)時序分析是下一代時序技術(shù),據(jù)稱它比現(xiàn)在正在使用的靜態(tài)時序分析(STA)工具更精確--能說明芯片工藝參數(shù)并給設(shè)計(jì)師提供芯片成品率和芯片性能對比預(yù)覽圖。
研究人員稱STA工具采用的主要方法過于保守,且以較負(fù)面的和不精確的柵極和互聯(lián)模型的最壞情況作為時序的依據(jù)。
隨著工藝的幾何尺寸不斷縮小,過于保守的靜態(tài)時序分析方法犧牲了性能,并有可能變得更加保守并犧牲更多性能。
研究人員同樣認(rèn)為,除了方法保守之外,靜態(tài)工具還缺少足夠的精確度--這將最終導(dǎo)致設(shè)計(jì)返工,并造成產(chǎn)品延誤。
而統(tǒng)計(jì)時序工具則承諾,可以讓半導(dǎo)體公司給它的客戶說:“對于給定的性能,在這樣的工藝下,我們可以提供這樣的良品率以及這樣的成本。”
因此,如果顧客需要更高的性能,那么統(tǒng)計(jì)時序工具就可以允許半導(dǎo)體公司去預(yù)測該客戶將丟掉多少的成品率,并讓客戶提前知道他們要為性能的提高以及成品率的下降多支付多少費(fèi)用。
相反地,半導(dǎo)體公司還可以使用該工具來為客戶評估,如果降低性能,會給這些客戶在提高成品率和降低成本上帶來什么樣的影響。
該項(xiàng)技術(shù)似乎對MPU供應(yīng)商更具吸引力,但其實(shí)對ASIC設(shè)計(jì)公司也有極大的吸引力。通過統(tǒng)計(jì)時間測定工具,MPU制造商能夠更好地預(yù)測每個達(dá)到最高性能要求晶圓的裸片數(shù)目,好可以預(yù)測晶圓上低性能晶圓裸片數(shù)目。
ASIC供應(yīng)商能讓顧客預(yù)先知道一個給定ASIC設(shè)計(jì)項(xiàng)目的性能和成品率的最佳平衡點(diǎn),因此可以減少不符合速度要求的ASIC數(shù)量,這樣可以為ASIC供應(yīng)商和他的客戶降低成本。
該技術(shù)同樣可以用于可制造性設(shè)計(jì)。對統(tǒng)計(jì)工具進(jìn)行學(xué)術(shù)研究的最終目的是將預(yù)測技術(shù)引進(jìn)到設(shè)計(jì)工具領(lǐng)域中,即使是RT級的設(shè)計(jì)工具,也可以讓設(shè)計(jì)師對他們的項(xiàng)目進(jìn)行優(yōu)化,以獲得最佳的性能、成品率和成本平衡點(diǎn)。
但是要達(dá)到這個目的,就必須要求該工具與新工藝、新工藝的特性以及die-to-die的變化等情況相匹配。但是這些東西晶圓廠往往連庫供應(yīng)商都不愿意透露,更別說是透露給EDA公司了。
