電源完整性的基本概念,以及環(huán)路電感、L×(di/dt)和工藝對(duì)電源完整性的影響等。這里,將詳細(xì)介紹電源完整性設(shè)計(jì)中的最優(yōu)IR壓降方法,以及片上電感對(duì)電源完整性所帶來的影響。另外,還將詳細(xì)介紹像45nm這類更新的工藝節(jié)點(diǎn)上,電源完整性經(jīng)常存在的導(dǎo)致器件良率下降的問題,包括呈2次方或指數(shù)式增長(zhǎng)的L×(di/dt)噪聲,全面電源完整性技術(shù)和EDA工具的嚴(yán)重缺乏,無法清楚地理解芯片電源完整性等等。最后將討論針對(duì)上述這些問題的可能解決方法。
IR壓降與片上電感
那些更負(fù)責(zé)任的設(shè)計(jì)師會(huì)遵循最優(yōu)的IR壓降方法,并推導(dǎo)出平均芯片電流會(huì)增加,因此需要更多的電源網(wǎng)格金屬。設(shè)計(jì)師面臨著兩種選擇,一種是增加電源總線的數(shù)量,這意味著減少總線間距,一種是增加總線中金屬走線的寬度,但受布線要求的約束。通常設(shè)計(jì)師會(huì)選擇增加金屬走線寬度,而不選擇減少總線間距而使布線更加擁擠,并利用IR壓降工具來改善噪聲。遺憾的是,這種解決方案很不實(shí)用,特別是當(dāng)主要的噪聲來源是L×(di/dt)時(shí),因?yàn)樵黾咏饘僮呔€寬度和總線間的軸向隔離度對(duì)改善噪聲的作用非常有限,甚至?xí)霈F(xiàn)負(fù)面影響。除此之外,高頻電流通常被限制在電源總線的低電感區(qū)域。
上述兩種都存在缺陷的方法有一個(gè)共同的因素,即它們異乎尋常地依賴于先前的知識(shí)和經(jīng)驗(yàn),而不是依靠全面的驗(yàn)證來彌補(bǔ)方法的不足?？梢灶A(yù)見的是,這種不適當(dāng)?shù)囊蕾囆钥隙〞?huì)降低工作質(zhì)量甚至最終結(jié)果,就像包含許多不確定性的金融投資那樣,過去的業(yè)績(jī)并不能保證未來結(jié)果。這種業(yè)界慣性致使人們無法轉(zhuǎn)向全面的電源完整性分析,主要是因?yàn)閲?yán)重缺乏高效和精確的建模技術(shù)及EDA工具,以便對(duì)IP模塊、多內(nèi)核芯片和整個(gè)電源系統(tǒng)進(jìn)行快速、全面、真正的電磁仿真。
事實(shí)上學(xué)術(shù)界的研究表明,通過在電源網(wǎng)格仿真中包含感應(yīng)噪聲可以更好地優(yōu)化電源金屬面積。某篇關(guān)于片上電感對(duì)電源分配網(wǎng)絡(luò)設(shè)計(jì)的影響的論文中寫道,90nm工藝的電源網(wǎng)格中金屬面積使用率約有30%的增加或減少,在45nm工藝時(shí)通過全面的片上電源網(wǎng)格電感建?？梢杂懈哌_(dá)60%的改進(jìn)。
圖1:用于柵噪聲評(píng)估的三角形負(fù)載電流外形圖。
電源完整性問題
呈2次方或指數(shù)式增長(zhǎng)的L×(di/dt)噪聲,能夠幫助IP內(nèi)核和芯片設(shè)計(jì)師快速仿真和分析物理設(shè)計(jì)的全面電源完整性技術(shù)和EDA工具的嚴(yán)重缺乏,無法清楚地理解芯片電源完整性的各個(gè)方面,SoC設(shè)計(jì)勢(shì)不可擋地轉(zhuǎn)向更精細(xì)的納米級(jí)尺寸,這些因素共同導(dǎo)致了器件良率的下降,最終造成工藝尺寸減小的經(jīng)濟(jì)可行性下降。
圖3:來自兩個(gè)源的電源噪聲疊加(線寬10μm,間距50μm)。
采用納米級(jí)工藝的半導(dǎo)體器件變異以及為了降低能耗而采用越來越低的工作電壓進(jìn)一步加劇了良率問題。低功率和低能耗設(shè)計(jì)并不等同于沒有電源完整性問題。事實(shí)上剛好相反,低能耗設(shè)計(jì)將引入額外的復(fù)雜性,如以不是十分顯性的方式影響電源完整性的電源選通(Power Gating)。工作電壓只有零點(diǎn)幾伏的實(shí)用性芯片要想達(dá)到合理的集成度和性能,需要對(duì)它們電源上允許的很窄帶寬的噪聲進(jìn)行深入地理解和全面的驗(yàn)證。另外一種方法是將所有已經(jīng)確定的面積和功效數(shù)字邏輯電路轉(zhuǎn)換成采用納米級(jí)工藝,并且特別能容忍噪聲,可能差分的電流模式電路。
由于在全面電源完整性方面缺少足夠的先進(jìn)方法和高效工具,我們似乎注定要面對(duì)嚴(yán)重的工藝縮減障礙,雖然可能不是比電源障礙更嚴(yán)重。
表1:不同電源柵尺寸對(duì)應(yīng)的最大電壓降。
潛在的解決方案途徑
因此隨著SoC設(shè)計(jì)向65和45nm節(jié)點(diǎn)的縱深發(fā)展,必須深刻領(lǐng)會(huì)影響IC電源完整性的所有因素。在電源分配網(wǎng)絡(luò)中包含的所有電磁效應(yīng)現(xiàn)在已是關(guān)鍵要求,可以通過采用高層抽象和物理仿真(如Anasim公司的π-fp)等工具加以滿足。使用這種工具對(duì)目前的設(shè)計(jì)流程進(jìn)行簡(jiǎn)單直接的修改措施如下:
* 在架構(gòu)階段就開始針對(duì)電源完整性的底層規(guī)劃。
* 采用低電感、對(duì)稱、IP內(nèi)核和全局電源網(wǎng)絡(luò)綜合。
* 采用真正的電磁仿真優(yōu)化電源網(wǎng)絡(luò)尺寸,并確定最初的片上去耦電容策略。
* 優(yōu)化底層規(guī)劃布局以減少電源的‘總噪聲’帶寬；減少工作電壓,并同時(shí)滿足時(shí)序/性能要求。
* 利用靜態(tài)IR下降仿真檢查物理設(shè)計(jì)中的任何‘熱點(diǎn)’及電遷移壓力點(diǎn)。
* 包含系統(tǒng)級(jí)元件(如封裝電容、供電連接等),利用改進(jìn)的模塊電流參數(shù)再次運(yùn)行真正的電磁、動(dòng)態(tài)噪聲分析,充分利用互連和去耦電容資源。
IP內(nèi)核和全芯片/SiP/系統(tǒng)級(jí)的真正電磁仿真驗(yàn)證有助于確保設(shè)計(jì)師在設(shè)計(jì)過程中深刻理解呈指數(shù)式上升的L×(di/dt)噪聲及其他噪聲成份。這種在全面設(shè)計(jì)和驗(yàn)證方面做的前端投資非常重要,可有效避免設(shè)計(jì)反復(fù)、設(shè)計(jì)的重新流片,并防止出現(xiàn)高出基準(zhǔn)幾個(gè)數(shù)量級(jí)的良率故障或產(chǎn)品故障出現(xiàn)。
作者:
Raj Nair
專家顧問
Anasim公司
