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Lattice Semiconductor近日推出 PAC-設計軟件開發(fā)套件版。該開發(fā)套現(xiàn)可支持Lattice的AECQ100認證汽車電源管理II (LA-ispPAC-POWR1014/A)器件的設計開發(fā)。PAC-設計開發(fā)套件還可支持所有電源管理器件和isp時鐘混合信號器件的設計和驗證,操作簡單、直觀。

Lattice 銷售副總Stan Kopec表示,現(xiàn)今的汽車設計采用先進的CPU、FPGA和ASIC,可以增多板上電源的數(shù)量。通過使用Lattice的PAC設計開發(fā)套件,設計人員可以快速地執(zhí)行和改良用于控制和監(jiān)控這些不同電源的電源管理算法。采用多個老款器件的較傳統(tǒng)設計而言,這種針對具體板的功率管理設計更精確,占電路板的空間更小,成本更低。

PAC設計軟件的優(yōu)點

常見的基于電路板的電源管理功能包括熱插拔控制、電壓監(jiān)控、電源排序和reset功能。為了確保電路板的可靠性,所有安裝在電路板上的電源必須通過電源管理算法排序和監(jiān)控。通常,電源管理算法可以在板子調(diào)試過程中變更和改良以滿足不可預知的器件上電行為(power-up)。傳統(tǒng)的解決方案為硬件聯(lián)機式,如果要做變動的話,需要板上重新布置引腳(re-spin),成本較高。Lattice公司推出的基于Windows的PAC設計開發(fā)套件可以在數(shù)分鐘內(nèi)完成Power Manager II器件的電源管理算法的變更。

同樣,在板子調(diào)試期間時鐘網(wǎng)絡設計也會要進行時序的調(diào)節(jié)。Lattice ispClock器件支持在系統(tǒng)可編程機制。設計人員通過使用PAC開發(fā)設計軟件可以精確地改變每個時鐘網(wǎng)絡的時鐘延遲。通常,板上時鐘信號信道的不一致會導致延遲,要修正時鐘延遲要采用耗時、高成本的板上引腳重置(re-spin)。通過采用PAC設計軟件,只需簡單地對ispClock器件重新編程即可調(diào)整時鐘網(wǎng)絡延遲 。

這款最新版本的PAC開發(fā)軟件可從免費下載。