透過設(shè)計實例揭秘FPGA電源的N個考慮事項
來源：Vishay公司 作者：Owain Bryant2013年10月11日 18:24
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[導讀] 本文分析了針對FPGA的電源要求，提供了關(guān)于如何將其放在PCB上和放在什么位置的指導，并通過一個設(shè)計示例讓讀者熟悉設(shè)計步驟，設(shè)計當中FPGA所在的系統(tǒng)由12 V總線供電，這是來自市電供電SMPS的主輸出。
關(guān)鍵詞：FPGA電源AlteraXilinxPCBFPGA
引言
FPGA是一種提供許多邏輯單元和其他功能（如收發(fā)器、PLL和用于復雜處理任務的MAC單元）的器件。FPGA現(xiàn)在變得非常強大，有效地為它們供電是設(shè)計的一個重要方面，這一點常常被低估。
本文分析了針對FPGA的電源要求，提供了關(guān)于如何將其放在PCB上和放在什么位置的指導，并通過一個設(shè)計示例讓讀者熟悉設(shè)計步驟，設(shè)計當中FPGA所在的系統(tǒng)由12 V總線供電，這是來自市電供電SMPS的主輸出。
功耗估算器和電壓要求
FPGA設(shè)計的一個重要方面是確定所需電壓要求和每個電壓軌的電流要求。各大FPGA廠商都提供了綜合性計算器來幫助確定這些要求，考慮因素包括器件工作頻率、所用門電路數(shù)量以及門電路的切換率。例如，Altera提供了PowerPlay Early Power Estimator，Xilinx提供了XPower Analyzer。
表1包含Altera和Xilinx器件需要的一些典型電壓軌，分為三個核心電壓：I/O電壓、收發(fā)器電壓和輔助電壓。
POL和配電系統(tǒng)
核心電壓較低的FPGA需要高電流、高精度和最小紋波。為實現(xiàn)這一目標，去耦電容器的位置應當盡量鄰近FPGA，使去耦通路中的ESR和ESL最小。
另一種合適做法是將POL穩(wěn)壓器放在盡量鄰近器件的位置，但不影響FPGA的輸入和輸出路徑。更高的工作頻率和控制、驅(qū)動器與MOSFET和集成度有助于實現(xiàn)緊湊的布局。小解決方案占位面積允許將穩(wěn)壓器放在FPGA的近旁，從而改善穩(wěn)壓器瞬態(tài)響應。圖1提供了來自Vishay microBUCK產(chǎn)品的一種3 A穩(wěn)壓器示例。
圖1： 階躍響應為SiP12107。VIN = 5 V，VOUT = 1.2，F(xiàn)sw = 2 MHz；20 kHz時條件下負載階躍 = 0 - 3 A；L = 330 nH，CIN = 22 μF，COUT = 22 μF；黃色 = VOUT，藍色 = 電流。
從圖中可以看出，在22 μF （0805） 最小輸入和輸出電容時，階躍響應為37 mV Pk-Pk（負載還有一些電容）。
穩(wěn)壓器使用電流模式恒定導通時間 （CM-COT） 拓撲結(jié)構(gòu)，且不需要通過外部紋波抑制來提供穩(wěn)定性。這可以幫助降低元件數(shù)量和提供優(yōu)異的瞬態(tài)響應。
選擇合適的穩(wěn)壓器
在選擇穩(wěn)壓器時，首要選擇標準之一是所要求的輸入工作電壓。其次應當檢查電流要求。在最終備選器件名單確定后，再對一些特性進行檢查，如工作頻率范圍、低電流模式省電量等，這樣設(shè)計人員就能確定最適合應用的器件。
多家開關(guān)穩(wěn)壓器供應商現(xiàn)在都提供在線仿真工具來輔助電源設(shè)計。例如，Vishay穩(wěn)壓器有PowerCAD在線仿真工具支持。在使用上述方法分析了可選器件之后，在線仿真工具可讓用戶快速完成設(shè)計（參見圖2的仿真電路原理圖）。這個步驟完成后，接著可以檢查工作波形，如啟動、階躍響應及穩(wěn)態(tài)工作，以了解電流和電壓幅值。該仿真器的特性還包括高效率、所有元件損耗的細分類目以及BOM生成器。
圖2：Vishay PowerCAD軟件仿真電路原理圖
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