發布日期：2022-07-14 點擊率：72
銻注入
在保證器件能正常工作且有一定的工藝窗口的情況下,選擇銻注入的能量和劑量以及相應的推阱工藝并滿足以下要求:
1. 在外延生長完沒有位錯/層錯缺陷；
2. 明確氧化層厚度與銻注入的能量/劑量以及相應的推阱工藝之間的關系；
3. 氧化層厚度在銻注入區與非注入區的不同。
由表1可見,在有襯墊氧化層的情況下,低的銻注入能量/劑量是沒有缺陷的條件并且隨著銻注入的能量/劑量越來越高,位錯/層錯缺陷越來越嚴重(見圖1)。在氧化層厚度與銻注入能量/劑量以及注入/非注入區的關系方面,我們做了相關研究(見表2)。我們注意到,在相同的推阱條件下越接近表面的越嚴重的硅損傷將會得到更厚的氧化層。這也意味著,在后續的氧化層去除工序時我們要充分考慮這一點。另外一點需要提到的是,為了避免銻和磷的交叉污染,我們這里所采取的措施是指定一臺機臺專門負責銻的推阱工藝。
硅外延生長后的光刻對準和OVL
由于在外延生長完后,我們接下來要進行的就是N/P阱光刻,而這2次光刻所對準的前層都是外延生長前的零層。但經過外延生長的零層圖案是否還保型完好到足以讓我們的光刻機輕松識別呢？答案是否定的!由于我們的外延比較厚以及外延工藝本身的特性,前層的圖案在外延生長過程中或多或少會產生一些形變或位移,這就給后續的光刻對準帶來了困難。
表一:不同能量、劑量的銻注入與缺陷的關系
表二 氧化層厚度與銻注入能量/劑量以及注入/非注入區的關系。
圖一:不同銻注入能量/劑量下的缺陷光學比較
為了解決以上問題,保證光刻機能正常的對準以及相當精確的OVL,我們同光刻部門就LSA/FIA 對準圖案的選擇進行了大量的實驗并且得到了不錯的結果:
首先考慮粗對準。比較圖2(a)和(b),明顯我們看到LSA dark圖(b)的粗對準信號圖更好,更容易讓光刻機粗對準。接下來考慮精對準。比較圖3(a)和(b),明顯我們看到FIA dark圖(b)的精對準信號更好,更容易讓光刻機精對準。
圖二:光刻機不同粗對準圖案的信號圖
圖三:光刻機不同精對準圖案的信號圖
在確認了光刻機的粗對準和精對準信號之后,我們還需要進一步確認光刻機相應的精對準隨機因子和Overlay的結果。從表3看出,LSA不管clear還是dark,其隨機因子和OVL結果都相當差；而FIA則不管是clear還是dark,其隨機因子和OVL結果都相當好。另外,至于Global EGA到底是否可以少選幾個點而進一步改善,從數據上看似乎沒有太大區別。
表三:不同精對準圖案與隨機因子/Overlay的關系
非金屬硅化物接觸孔
由于采用非金屬硅化物接觸孔,雖然理論上相比金屬硅化物接觸電阻會偏大,但由于我們是第一次采用這種工藝,并沒有基準可以參考,結果發現我們的工藝PDIFF_CT指標大大超出了規格(見圖4)。
圖四:非金屬硅化物PDIFF_CT WAT值
經過TEM FA我們發現,Ti/TiN在接觸孔底部的階梯覆蓋相當的差(圖5)。當我們采用金屬硅化物工藝時,由于接觸孔底部已經有一層TiSi2,這種影響并不太大。但是,一旦采用的是非金屬硅化物接觸孔,如此差的底部階梯覆蓋就是致命的。
圖五:接觸孔Ti/TiN階梯覆蓋圖
知道失效原因之后,經過詳細討論和仔細研究,我們調整了Ti/TiN金屬淀積和接觸孔刻蝕的工藝從而得到了圖6的形貌。可以看到接觸孔底部的階梯覆蓋得到明顯的改善,這一形貌的改善在WAT PDIFF_CT的數據上我們得到了驗證(圖7)。經過工藝的改善,PDIFF_CT從之前大于450降到了100以下,并且硅片面內均勻性相當好。
圖六:改善后接觸孔Ti/TiN階梯覆蓋圖
圖七:新結構接觸孔PDIFF_CT WAT值
器件的調整
在以上的新工藝開發基本解決之后,接下來我們的重點就是器件的調整。由于40V高壓所用的掩模版非常少,一道離子注入層往往同時影響好幾個器件或者說一種器件的調整往往取決于好幾道離子注入。這雖然使得我們的工作變得更加復雜,但卻還不是最棘手的問題。我們面臨的最大問題是如何盡可能同時提高40V高壓器件的擊穿電壓(BV)和工作電流(Ion)。眾所周知,這兩個參數往往是相互影響、相互牽制的。
圖八:40V高壓PMOS 器件結構圖
那么我們要怎樣做才能實現呢？讓我們先了解一下40V高壓器件的器件結構。如圖8所示,我們40V高壓器件采用的是LDMOS結構,源極/漏極的OFFSET由阱構成。在柵極多晶硅和源極/漏極之間有一段漂移區 氧化層。就PMOS而言,整個PMOS被NBL(N-Buried Layer)和N阱隔開。為了提高BV,我們首先得知道,器件的BV取決于源極/漏極穿通(Punch Through)還是某一個PN 結。事實上,當我們做過大量的實驗之后發現,40V PMOS BV取決于漏極的P阱對NBL結的BV,因此,我們的目標就是如何提高這個結的BV。為了實現這個目標,我們可以有兩種做法:
1. 降低NBL和P阱濃度。但這里要注意,如果P阱濃度太低,由于Rs增加和結深變淺會相應減小Ion。另一方面,如果NBL濃度太低,則有可能導致中間的N阱同NBL接不上,從而導致HVPMOS完全不工作。
2. 增加外延層(EPI)厚度。外延增厚不僅可以明顯提高HVPMOS BV而且由于結深的增加,Ion也能得到相應的增加。雖然外延變厚同樣有可能導致中間的N阱同NBL接不上,但只要我們控制在一定范圍內,這個問題就能得到避免。
比較以上兩種方法,由于后者對提高BV更有效,而且同時還能提高Ion,因此我們選擇增加外延厚度。不過這里要再次提醒,外延不能太厚,否則HVPMOS將完全不能工作。雖然我們通過增加外延厚度間接提高了Ion,但是離我們的目標還有一定的距離。因此,我們還得從另一個角度來進一步提升。
注意到在柵極多晶硅和源極/漏極之間有一段漂移氧化層,如果我們能降低漂移氧化層下面的P阱 Rs則又能進一步提升Ion。順著這條思路,我們可以在場 氧化層成長以前增加一次硼(Boron)注入來降低Rs。事實上,我們正是這樣做的,并且確實進一步提升了40V PMOS Ion。不過這里同樣要注意兩點:
1. 這次硼注入增加了P阱的濃度,因此這有可能降低HVPMOS的BV,需要權衡考慮；
2. 這次硼注入同樣會注入到N阱區域,因此這將增加N阱的Rs,從而降低40V NMOS Ion,也需要權衡考慮。
良率的提升
在工藝和器件的問題基本解決之后,我們進一步要做的就是確認我們的良率大概是多少以及應該怎樣提升。先來看基準良率。從圖9的良率bin map我們可以看到,良率從25%到94%不等,并且主要是Bin8和Bin13失效。另外,我們總結了良率與WAT的關系,發現良率與5VNMOS Vt有著很強的聯系。由圖10可見,隨著5VNMOS Vt的升高,良率越來越低。基于以上分析,我們迅速調整了5VNMOS Vt,結果良率提升到了99%(圖11)。
圖九:40V高壓良率及bin map
圖十:5VNMOS_Vt 與良率的負相關系
圖十一:5VNMOS Vt調整后良率與Vt的關系
本文小結
從以上的數據可以看出,該40V高壓工藝平臺的開發相當成功,這不僅反映在各項監控指標和最終的WAT上,而且高達99%的良率更是肯定了這一點。因此,40V高壓工藝的開發成功不僅填補了中國在該技術上的空白,完善了高壓產品系列,而且還將帶來顯著的經濟效益。另外,這些關鍵工藝不僅適用于40V高壓,未來其他的項目也可以借鑒。
作者:陳華倫
高級主管工程師
熊濤
資深工程師
工藝集成技術開發部
華虹NEC電子有限公司
